初始的工程参考
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75
modules/LVDS/rtl/lvds_1to3_copy_reg.v
Normal file
75
modules/LVDS/rtl/lvds_1to3_copy_reg.v
Normal file
@@ -0,0 +1,75 @@
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`timescale 1ns / 1ps
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// Company:
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// Engineer:
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// Create Date: 2026/01/25 21:01:38
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// Design Name:
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// Module Name: lvds_1to3_copy_reg
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// Project Name:
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// Target Devices:
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// Tool Versions:
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// Description:
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// Dependencies:
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// Revision:
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// Revision 0.01 - File Created
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// Additional Comments:
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module lvds_1to3_copy_reg (
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// 输入LVDS差分信号
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input wire clk_in_p, clk_in_n,
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input wire [2:0] data_in_p, data_in_n,
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// 输出LVDS差分信号
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output wire clk_out0_p, clk_out0_n,
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output wire clk_out1_p, clk_out1_n,
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output wire clk_out2_p, clk_out2_n,
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||||
output wire [2:0] data_out0_p, data_out0_n,
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||||
output wire [2:0] data_out1_p, data_out1_n,
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||||
output wire [2:0] data_out2_p, data_out2_n
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);
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// 输入缓冲
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wire clk_ibuf;
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wire [2:0] data_ibuf;
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IBUFDS clk_ibuf_inst (.O(clk_ibuf), .I(clk_in_p), .IB(clk_in_n));
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generate
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for (genvar i = 0; i < 3; i = i + 1) begin
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IBUFDS data_ibuf_inst (.O(data_ibuf[i]), .I(data_in_p[i]), .IB(data_in_n[i]));
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end
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endgenerate
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// 全局时钟
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wire clk_bufg;
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BUFG bufg_inst (.I(clk_ibuf), .O(clk_bufg));
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// 寄存器同步
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reg [2:0] data_sync0, data_sync1, data_sync2;
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always @(posedge clk_bufg) begin
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data_sync0 <= data_ibuf;
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data_sync1 <= data_ibuf;
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data_sync2 <= data_ibuf;
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end
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// 输出缓冲
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generate
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for (genvar i = 0; i < 3; i = i + 1) begin
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OBUFDS data_obuf0_inst (.O(data_out0_p[i]), .OB(data_out0_n[i]), .I(data_sync0[i]));
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||||
OBUFDS data_obuf1_inst (.O(data_out1_p[i]), .OB(data_out1_n[i]), .I(data_sync1[i]));
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||||
OBUFDS data_obuf2_inst (.O(data_out2_p[i]), .OB(data_out2_n[i]), .I(data_sync2[i]));
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||||
end
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endgenerate
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// 时钟输出缓冲
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OBUFDS clk_obuf0_inst (.O(clk_out0_p), .OB(clk_out0_n), .I(clk_bufg));
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OBUFDS clk_obuf1_inst (.O(clk_out1_p), .OB(clk_out1_n), .I(clk_bufg));
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||||
OBUFDS clk_obuf2_inst (.O(clk_out2_p), .OB(clk_out2_n), .I(clk_bufg));
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||||
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||||
endmodule
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||||
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178
modules/LVDS/sim/testbench/tb_lvds_1to3_copy_reg.v
Normal file
178
modules/LVDS/sim/testbench/tb_lvds_1to3_copy_reg.v
Normal file
@@ -0,0 +1,178 @@
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`timescale 1ns / 1ps
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module tb_lvds_1to3_copy_reg;
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// 输入信号
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reg clk_in_p, clk_in_n;
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reg [2:0] data_in_p, data_in_n;
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// 输出信号
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wire clk_out0_p, clk_out0_n;
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wire clk_out1_p, clk_out1_n;
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wire clk_out2_p, clk_out2_n;
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||||
wire [2:0] data_out0_p, data_out0_n;
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||||
wire [2:0] data_out1_p, data_out1_n;
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||||
wire [2:0] data_out2_p, data_out2_n;
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// 时钟参数
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parameter CLK_PERIOD = 10.0; // 100MHz时钟
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parameter HALF_PERIOD = CLK_PERIOD / 2;
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// 实例化被测试模块
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lvds_1to3_copy_reg dut (
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.clk_in_p(clk_in_p),
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.clk_in_n(clk_in_n),
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.data_in_p(data_in_p),
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||||
.data_in_n(data_in_n),
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||||
.clk_out0_p(clk_out0_p),
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||||
.clk_out0_n(clk_out0_n),
|
||||
.clk_out1_p(clk_out1_p),
|
||||
.clk_out1_n(clk_out1_n),
|
||||
.clk_out2_p(clk_out2_p),
|
||||
.clk_out2_n(clk_out2_n),
|
||||
.data_out0_p(data_out0_p),
|
||||
.data_out0_n(data_out0_n),
|
||||
.data_out1_p(data_out1_p),
|
||||
.data_out1_n(data_out1_n),
|
||||
.data_out2_p(data_out2_p),
|
||||
.data_out2_n(data_out2_n)
|
||||
);
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// 生成差分时钟信号
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always #HALF_PERIOD begin
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clk_in_p = ~clk_in_p;
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clk_in_n = ~clk_in_p; // 差分信号相位相反
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end
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// 生成差分数据信号
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task generate_diff_data;
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input [2:0] data_value;
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||||
begin
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data_in_p = data_value;
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data_in_n = ~data_value; // 差分信号取反
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end
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endtask
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// 检查输出同步性
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task check_output_sync;
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input integer test_case;
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||||
begin
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||||
#1; // 等待稳定
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// 检查三组输出是否相同
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if ((data_out0_p === data_out1_p) &&
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||||
(data_out1_p === data_out2_p) &&
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||||
(data_out0_n === data_out1_n) &&
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||||
(data_out1_n === data_out2_n)) begin
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||||
$display("[PASS] Test Case %0d: 三组输出完全同步", test_case);
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||||
end else begin
|
||||
$display("[FAIL] Test Case %0d: 三组输出不同步", test_case);
|
||||
$display(" Data0_p: %b, Data1_p: %b, Data2_p: %b",
|
||||
data_out0_p, data_out1_p, data_out2_p);
|
||||
$display(" Data0_n: %b, Data1_n: %b, Data2_n: %b",
|
||||
data_out0_n, data_out1_n, data_out2_n);
|
||||
end
|
||||
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||||
// 检查差分对一致性
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if ((data_out0_p === ~data_out0_n) &&
|
||||
(data_out1_p === ~data_out1_n) &&
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||||
(data_out2_p === ~data_out2_n)) begin
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||||
$display("[PASS] Test Case %0d: 差分对极性正确", test_case);
|
||||
end else begin
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||||
$display("[FAIL] Test Case %0d: 差分对极性错误", test_case);
|
||||
end
|
||||
end
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endtask
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// 主要测试向量
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initial begin
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// 初始化信号
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clk_in_p = 1'b1;
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clk_in_n = 1'b0;
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data_in_p = 3'b000;
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||||
data_in_n = 3'b111;
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||||
$display("=== LVDS信号复制模块仿真开始 ===");
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$display("时钟周期: %0t ns", CLK_PERIOD);
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$timeformat(-9, 0, " ns", 10);
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||||
// 等待复位完成
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||||
#(CLK_PERIOD * 2);
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||||
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// 测试用例1: 全0数据
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$display("\n--- 测试用例1: 输入全0 ---");
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||||
generate_diff_data(3'b000);
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#(CLK_PERIOD * 3); // 等待多个周期稳定
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check_output_sync(1);
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||||
// 测试用例2: 全1数据
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||||
$display("\n--- 测试用例2: 输入全1 ---");
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||||
generate_diff_data(3'b111);
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||||
#(CLK_PERIOD * 3);
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||||
check_output_sync(2);
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||||
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// 测试用例3: 递增模式
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||||
$display("\n--- 测试用例3: 数据递增模式 ---");
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||||
for (integer i = 0; i < 8; i = i + 1) begin
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generate_diff_data(i);
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||||
#(CLK_PERIOD);
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||||
$display("时间 %t: 输入数据 %b -> 输出0_p %b", $time, i, data_out0_p);
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||||
if (i > 0) check_output_sync(3);
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||||
end
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||||
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||||
// 测试用例4: 随机数据
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||||
$display("\n--- 测试用例4: 随机数据测试 ---");
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||||
for (integer j = 0; j < 10; j = j + 1) begin
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||||
generate_diff_data($random % 8);
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||||
#(CLK_PERIOD);
|
||||
check_output_sync(4);
|
||||
end
|
||||
|
||||
// 测试用例5: 快速数据变化
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||||
$display("\n--- 测试用例5: 快速数据变化测试 ---");
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||||
repeat(5) begin
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||||
generate_diff_data(3'b010);
|
||||
#(CLK_PERIOD/4);
|
||||
generate_diff_data(3'b101);
|
||||
#(CLK_PERIOD/4);
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||||
generate_diff_data(3'b110);
|
||||
#(CLK_PERIOD/4);
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||||
generate_diff_data(3'b001);
|
||||
#(CLK_PERIOD/4);
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||||
check_output_sync(5);
|
||||
end
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||||
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||||
// 测试用例6: 验证寄存器延迟
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||||
$display("\n--- 测试用例6: 寄存器延迟验证 ---");
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generate_diff_data(3'b010);
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||||
#(CLK_PERIOD/2); // 半周期后检查
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if ((data_out0_p !== 3'b010) &&
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||||
(data_out0_p === data_out1_p) &&
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(data_out1_p === data_out2_p)) begin
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||||
$display("[PASS] 寄存器延迟正确：输出尚未更新");
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||||
end
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||||
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||||
#(CLK_PERIOD/2); // 完整周期后检查
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||||
if ((data_out0_p === 3'b010) &&
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||||
(data_out0_p === data_out1_p) &&
|
||||
(data_out1_p === data_out2_p)) begin
|
||||
$display("[PASS] 寄存器延迟正确：输出已更新");
|
||||
end
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||||
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||||
$display("\n=== 仿真完成 ===");
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#100 $finish;
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end
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||||
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||||
// 监控关键信号
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||||
initial begin
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$monitor("时间 %t: 输入=%b, 输出0_p=%b, 输出1_p=%b, 输出2_p=%b",
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$time, data_in_p, data_out0_p, data_out1_p, data_out2_p);
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||||
end
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||||
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||||
// 波形文件生成（用于Vivado仿真）
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initial begin
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$dumpfile("lvds_1to3_copy_reg.vcd");
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$dumpvars(0, tb_lvds_1to3_copy_reg);
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end
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endmodule
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